（示意圖／取自SK海力士）

據業內人士透露，SK海力士在6月16日至20日於美國夏威夷舉行的著名半導體會議「VLSI 2024」上發表了有關3D DRAM的研究論文。

SK海力士在論文中報告稱，其5層堆疊的3D DRAM的製造良率已達56.1%。這意味著在單個測試晶圓上製造的約1000個3D DRAM中生產出了約561個可行器件。

實驗性的3D DRAM顯示出與目前使用的2D DRAM相似的特性。這是SK海力士首次揭露其3D DRAM開發的具體數據和運行特性。

本文為界面新聞授權刊登，原文標題為「SK海力士5層堆疊3D DRAM製造良率據悉已達56.1%」