如何延續晶片產業的摩爾定律，一直是半導體公司所關注的焦點。
在12月11日至15日舉行的2021 IEEE國際電子器件會議（IEDM）期間，晶片巨頭英特爾公布多項尖端半導體開發前沿技術以推動摩爾定律，稱將在晶片封裝、功率器件和內存材料、尖端物理學三大領域進行創新。
「目標是封裝中將密度提升10倍以上，將邏輯微縮提升30%至50%，並佈局非矽基半導體。」英特爾方面表示。
此前尖端半導體開發競爭的核心是晶片製程大小。所謂製程，指的是晶片中電晶體線寬的大小，製程越小，單個晶片上就能容納越多的電路元件，晶片的性能越強、功耗越低。目前晶片製程的領先產品為台積電和三星量產的5奈米晶片，兩家企業計劃在2025年啓動2奈米晶片的量產，美國IBM於5月宣布已成功進行2奈米晶片的試制。
在先進製程競爭中掉隊的英特爾也在加快推進研發，以期追上競爭對手。但有觀點認為，電晶體數目大約每18個月便會增加一倍的「摩爾定律」目前已接近物理極限，且難以覆蓋成本，這無疑加大了英特爾追趕的難度。
英特爾要維持市場地位超越台積電，拓展新思路成為關鍵，從晶片製造角度來看，將晶片疊加起來的3D堆疊技術的重要性日趨增加。
此前在設計上，英特爾將晶片分別負責功率、運算和儲存的部分以平面形式排列，但新技術嘗試以拼樂高積木的形式，將晶片以立體形式堆疊，通過先進封裝技術將晶體管製作為小晶片技術（Chiplet）。
Chiplet近年成為晶片產業的關鍵字，傳統系統單晶片的做法是每一個組件放在單一裸晶（Die）上，功能越多，矽晶片尺寸越大。Chiplet的特點是將大尺寸的多核心設計分散到個別微小裸晶片，如處理器、模擬組件、儲存器等，再用立體堆疊的方式，以封裝技術做成一顆晶片。
英特爾稱，其新的3D堆疊、多晶片封裝技術Foveros Direct可以讓上下晶片之間的連接點密度提升10倍，而且每個連接點的間距小於10微米。
新的封裝方式在空間上提高晶片的電晶體密度，能在不縮小製程的情況下，將電晶體密度提升30%至50%，使摩爾定律重新生效。可以說，英特爾研發團隊本次發表的研究成果中，最大的科技進步也是電晶體堆疊技術。
晶片封裝技術以外，英特爾還將目光轉向供應和控制電力的「功率半導體」和內存材料，試圖探索晶片在矽以外的新方案。據英特爾介紹，通過在300毫米的晶圓上首次集成氮化鎵基（GaN-based）功率器件與矽基CMOS，實現了更高效的電源技術。
這為CPU提供低損耗、高速電能傳輸創造了條件，同時也減少了主板組件和空間。
英特爾的另一項晶片研究技術成果也依賴於材料進步，利用鐵電材料性質的「鐵電儲存器（FeRAM）」迎來新進展，有望成為手機、電腦內存中常用的DRAM儲存器下一代產品的關鍵材料。
FeRAM的特點是斷電後不會丟失資料，耐用性增強。由於可在保存數據（運算到一半的數據等）的情況下切斷電源，與現有儲存晶片領域常用的DRAM和SRAM儲存器相比，可大幅降低耗電量。
而且FeRAM也可實現以奈秒（十億分之一秒）為單位、與DRAM同等的高速運行。
此前受限於所用鐵電物質特性的限制，該材料應用只局限於細分市場，但英特爾發表的成果顯示，其記錄了FeRAM材料高達2奈秒的極短訪問時間和10億次循環範圍內的極高寫電阻（耐用性），意味著FeRAM有望作為下一代嵌入式DRAM技術的可行方案。
在量子計算等尖端物理學領域，英特爾一方面基於嘗試提升矽基半導體的量子計算性能，同時也在開發能在室溫下進行高效、低功耗計算的新型器件。
該公司稱，正探索物理學領域的新概念以推動半導體技術，進展包括首例常溫磁電自旋軌道（MESO）邏輯器件，自旋電子器件以及晶片封裝、功率器件和內存等。
其中，英特爾與比利時微電子研究中心（IMEC）在自旋電子材料研究方面的合作，利用電子自旋原理進行資料的傳遞、處理與儲存，有望實現邏輯晶片和儲存器功能的整合。
強化晶圓製造能力和追求先進工藝的路線，均需要堅實技術能力作為支撐，而這一次該公司技術團隊推出了一系列「技術性武器」，有望將幫助英特爾在2025年後追上主要競爭對手保持競爭能力。
此前，英特爾的新業務進展遇阻，傳統業務也遭到打擊。作為集晶片設計和生產為一體的IDM廠商，英特爾的先進工藝開發明顯落後於對手台積電和三星。
基辛格（Pat Gelsinger）於今年初擔任英特爾執行長後，推出一系列在2025年重新贏得優勢地位的商業發展規劃。在戰略上，基辛格強化了競逐先進工藝節點的方向，並採取了對外開放晶圓代工產能、調整工藝節點命名方式等舉措。
此外，英特爾還在6月對組織架構進行了調整，新增兩名技術背景的高管。
本文為界面新聞授權刊登，原文標題為「英特爾公佈尖端技術嘗試延續摩爾定律，能否逆襲台積電？」