（示意圖/取自pixabay）
摩爾定律在晶片製造領域會延續下去嗎？當以英特爾、台積電和三星為代表的晶片製造廠商將它證明了數十年之後，回答問題的關鍵已不是「會」與「不會」，而是如何延續下去。
多年以來，在手機、電腦應用的驅動下，台積電、英特爾不斷改進晶片的生產工藝，與英特爾聯合創辦人Gordon Moore 50年前提出的摩爾定律保持一致。然而近年，晶片工藝越來越接近半導體的物理極限，成本也更加高昂，追趕「摩爾定律」愈加困難。
「為什麼說摩爾定律到頭了，因為經濟學上它的成本反而增加了。」 EDA（電子設計自動化）軟體公司Cadence數位與簽核事業部產品工程資深群總監劉淼說道。
粗略計算，以1美元對應製造的電晶體長度計算，2012年的28奈米製程可以製造約20公尺電晶體，到了2014年的20奈米製程，則仍只有20公尺。「光靠這一個層面（先進製程），是不足以支撐摩爾定律繼續往下走的，因為它的成本看不到顯著的降低。」劉淼說。
從設計到製造，越來越多的晶片產業鏈企業開始嘗試新方案。從整個產業來看，產業龍頭台積電投入5奈米及3奈米先進製程時，在先進封裝技術上也持續推進，小晶片（Chiplet）系統封裝正成為台積電主要客戶所看重的技術。兩者對比而言，由於先進製程成本極為昂貴，後者應用趨勢已經變得明顯。
AMD執行長蘇姿丰（Lisa Su）認為，摩爾定律仍然有效，但推進的速度趨緩。過去半導體業靠先進製程微縮，讓晶片體積不變，但電晶體密度倍數提升，如今發展逐漸面臨瓶頸，必須靠Chiplet封裝、異質整合等技術協助智慧微縮下，晶片效能才能提升。
Chiplet近年成為晶片產業的關鍵字。傳統系統單晶片的做法，是每一個組件放在單一裸晶（Die）上，造成功能越多，矽晶片尺寸越大。Chiplet的特點是將大尺寸的多核心設計，分散到個別微小裸晶片，如處理器、模擬組件、儲存器等，再用立體堆疊的方式，以封裝技術做成一顆晶片，類似樂高積木。
實際上，產業界早就意識到3D結構對於延續和「拯救」摩爾定律的意義：面對非常小的設備尺寸，物理定律已成為電晶體技術進步的障礙。
在中國，現任中芯國際副董事長蔣尚義，近年來即致力於Chiplet封裝。此前他在公開場合曾表示，這些年集成電路不斷創新，發展至今摩爾定律已經接近其物理極限，未來改變方向在於整個系統中的瓶頸：封裝與電路板。
「我自己在2009年時就開始做先進封裝，我們希望打破這個瓶頸。」 蔣尚義提及，如有了先進封裝，整個系統架構將完全改變。未來半導體方向將不再是晶片越做越小、功能越來越好、功耗越來越低，而是將一個大的晶片分成小的晶片，再重新組合。
Chiplet系統級封裝技術被視為減緩摩爾定律失效的對策。在台積電宣布與ARM合作了第一個以CoWaS（基板上晶圓上封裝）解決方案，獲得矽晶驗證的7奈米小晶片系統產品後，包括AMD和聯發科也是Chiplet的愛好者。
不過，3D堆疊也意味著設計複雜性大大增加。晶片設計本身作為一個極度複雜的問題，平面佈局往往需要花費數月來微調和優化，Chiplet的堆積木方式，也帶來了新層面的挑戰和更長的設計週期。在管理上，以往晶片的SoC（系統級晶片）設計和封裝團隊各自為戰，帶來合作上的難度。
對此， Cadance試圖給出方案，他們開發的一種新的晶片設計平台，稱為Integrity 3D-IC平台，能在晶片3D設計中開發更強大和更高能效的電腦晶片，同時加快設計時間。
透過熱完整性、功率和靜態時序分析能力，為客戶提供以系統級PPA表現，使之在單一小晶片（Chiplets）中能妥善發揮性能。
在晶片產業中處於上游的EDA軟體公司，轉向推動和支持晶片3D堆疊，有助於晶片3D設計在晶片設計和製造領域加快普及。
在晶片製造領域，台積電與AMD合作，使用7奈米技術生產伺服器晶片，同時基於Chiplet小晶片系統級封裝、新型晶片架構，試圖達到摩爾定律所預期的半導體效能提升效果。同時，在晶片設計上，Cadance也與光子AI晶片公司Lightelligenc合作，將光子晶片和矽晶片進行堆疊，完成高效能的AI晶片設計。
從長期來看，將3D堆疊技術應用於7奈米甚至更高製程，提高各工藝節點設計的性能，並降低功耗，其技術普及令人期待。
不過，3D堆疊或Chiplet技術的普及，仍有很多課題需要進一步研究，如各微小晶片之間的溝通接口傳輸效率及功耗等。但如果成功實現，延續摩爾定律成為可能，甚至一定程度上會成為中國晶片公司走向世界前列的契機。
本文為界面新聞授權刊登，原文標題為「台積電帶頭推進，從2D走向3D的芯片設計能「拯救」摩爾定律嗎？」